O Roteiro da Imec: Pioneirismo Rumo a 2038
A Imec, líder em pesquisa e desenvolvimento de semicondutores, delineia o futuro da indústria com seu ambicioso roteiro tecnológico. Em colaboração com gigantes como TSMC, Intel, Nvidia, AMD, Samsung e ASML, a organização prepara o terreno para as inovações que moldarão as próximas décadas.
✅ Metas Ambi”çosas de Fabricação
- Visão de tecnologias de 0.3nm (3 angstroms) até 2038.
- O contact poly pitch (CPP), no entanto, deve parar de escalar na classe A10 por volta de 2030.
- Avanços exigirão novas abordagens, incluindo transistores CFET e litografia EUV Hyper-NA.
⏳ A Evolução dos Nodos de Produção
- O ciclo de novos nodos se estende para cada três anos, com melhorias incrementais anuais.
- Exemplos recentes:
- TSMC: N3B (2023), N3E (2024), N3P (2025).
- Intel: 18A (2025), 18A-P (2027) – após cancelamento do 20A.
⚛️ A Era dos Nanosheets e Além
- Vivemos na “era dos 2nm” (N2), com CPP de ~48nm e altura de célula de ~132nm.
- Julien Ryckaert (Imec): “Já saltamos para um novo paradigma de dispositivo tecnológico na era dos nanosheets, e isso nos levará profundamente ao nodo Angstrom.”
- Previsão para a classe A14 em 2028, com CPP de 45nm e altura de célula de 115nm.
- A classe A10 (equivalente a 1nm) é esperada entre 2030–2031.
✨ Transistores CFET: A Nova Dimensão
- A geração A7, prevista para 2033, marca a emergência do CFET (Complementary FET).
- O que é CFET? Empilha transistores tipo N e P verticalmente, adicionando uma terceira dimensão à escalabilidade.
- A Imec vê o CFET como crucial, pois as arquiteturas nanosheet convencionais se aproximam dos limites de escala.
- A partir de A7, a integração vertical impulsionará ganhos de densidade.
- Para A3 (2038), o plano inclui implementações CFET sequenciais e ligadas, com um CPP de 39nm e altura de célula de 50nm.
🔍 Redefinindo a Lei de Moore
- A Imec reconhece que a escalabilidade clássica de transistores está desacelerando (CPP estagnado de A10 a A5).
- Nova Abordagem: A densidade futura virá da integração vertical, arquiteturas de transistores inovadoras e entrega de energia na parte traseira (BSPDN).
- O foco muda do tamanho de transistores individuais para o tamanho da “célula padrão” (Logic Cell Area: Altura da Célula × CPP).
- Apesar da estagnação do CPP, a área da célula lógica diminuirá, garantindo a continuidade da Lei de Moore.
🚀 Era HLSI: Integração Heterogênea em Larga Escala
- A indústria está entrando na era da “Heterogeneous Large-Scale Integration” (HLSI).
- O que significa HLSI? Combinar múltiplas tecnologias (lógica, memória, energia, I/O óptico) em uma única plataforma, usando embalagens 3D e 2.5D.
- As cargas de trabalho de IA serão o principal motor da demanda por semicondutores.
💡 Otimização e Desafios Futuros
- Framework XTCO: Imec estabelece o Cross-Technology Co-Optimization para otimizar sistemas inteiros, não apenas componentes isolados.
- Entrega de Energia: Um gargalo crítico. BSPDN, IVRs, capacitores integrados e semicondutores avançados serão essenciais.
- Resfriamento: Essencial para pacotes multi-chiplet de alta potência. Tecnologias avançadas, sensores térmicos e otimização em nível de sistema.
- O futuro da escala dependerá da capacidade de construir transistores, entregar energia de forma eficiente e remover calor eficazmente.
